PCB기술 - 신호 전송에 대한 비아의 영향

먼저 비아의 기본 개념

을 통해는 다층 PCB의 중요한 부품 중 하나로, 드릴링 비용은 일반적으로 PCB 제조 원가의 30~40%를 차지한다. 간단히 말해서 PCB의 모든 구멍을 비아라고 부를 수 있습니다. 기능의 관점에서 비아는 두 가지 범주로 나눌 수 있습니다. 하나는 레이어 간의 전기적 연결에 사용됩니다. 다른 하나는 장치를 고정하거나 위치 지정하는 데 사용됩니다. 프로세스 측면에서 이러한 비아는 일반적으로 블라인드 비아, 매립 비아 및 스루 비아의 세 가지 범주로 나뉩니다. 블라인드 비아는 인쇄회로기판의 윗면과 아랫면에 위치하며 일정한 깊이를 가지고 있습니다. 그들은 표면 라인과 기본 내부 라인을 연결하는 데 사용됩니다. 구멍의 깊이는 일반적으로 특정 비율(조리개)을 초과하지 않습니다. 매설 홀은 인쇄 회로 기판의 내부 층에 위치한 연결 홀을 말하며 회로 기판의 표면까지 확장되지 않습니다. 상술한 두 종류의 홀은 회로기판의 내층에 위치하며, 적층 전 관통홀 형성 공정을 거쳐 완성되며, 비아 형성 시 여러 개의 내층이 겹칠 수 있다. 세 번째 유형은 전체 회로 기판을 관통하는 관통 구멍이라고 하며 내부 상호 연결 또는 부품 장착 위치 지정 구멍으로 사용할 수 있습니다. 쓰루홀은 공정에서 구현하기 쉽고 비용이 저렴하기 때문에 대부분의 인쇄회로기판은 다른 두 종류의 쓰루홀 대신 사용한다. 아래에 언급된 비아 홀은 달리 명시되지 않는 한 비아 홀로 간주됩니다.

설계 관점에서 비아는 주로 두 부분으로 구성됩니다. 하나는 중간의 드릴 구멍이고 다른 하나는 드릴 구멍 주변의 패드 영역입니다. 이 두 부분의 크기가 비아의 크기를 결정합니다. 분명히 고속, 고밀도 PCB 설계에서 설계자는 항상 비아 홀이 작을수록 더 좋기 때문에 기판에 더 많은 배선 공간을 남길 수 있기를 바랍니다. 또한 비아 홀이 작을수록 자체 기생 커패시턴스. 작을수록 고속 회로에 적합합니다. 그러나, 홀 사이즈의 감소는 비용의 증가를 가져오고, 비아의 사이즈를 무한정 축소할 수는 없다. 드릴링 및 도금과 같은 공정 기술에 의해 제한됩니다. 구멍의 깊이가 천공된 구멍 직경의 6배를 초과하면 구멍 벽이 구리로 균일하게 도금될 수 있다고 보장할 수 없습니다. 예를 들어, 일반 6층 PCB 보드의 두께(통과 구멍 깊이)가 50Mil이면 정상적인 조건에서 PCB 제조업체가 제공하는 최소 드릴링 직경은 8Mil에 도달할 수 있습니다. 레이저 드릴링 기술의 발달로 구멍의 크기는 점점 작아질 수 있습니다. 일반적으로 직경이 6Mils 이하인 비아를 마이크로홀이라고 합니다. 마이크로비아는 종종 HDI(고밀도 상호 연결 구조) 설계에 사용됩니다. Microvia 기술을 사용하면 비아를 패드에 직접 펀칭할 수 있으므로(Via-in-pad) 회로 성능이 크게 향상되고 배선 공간이 절약됩니다.

비아는 전송 라인에서 불연속 임피던스가 있는 중단점으로 나타나 신호 반사를 유발합니다. 일반적으로 비아의 등가 임피던스는 전송 라인보다 약 12% 낮습니다. 예를 들어, 50옴 전송 라인의 임피던스는 비아를 통과할 때 6옴만큼 감소합니다(특히, 절대 감소가 아니라 비아의 크기 및 두께와 관련됨). 그러나 비아의 불연속 임피던스로 인한 반사는 실제로 매우 작으며 반사 계수는 (44-50)/(44+50)=0.06에 불과합니다. 비아로 인한 문제는 기생 커패시턴스와 인덕턴스에 더 집중되어 있습니다. 영향.

둘째, 비아의 기생 커패시턴스와 인덕턴스

비아 자체에는 기생 표유 커패시턴스가 있습니다. 비아의 접지층에 있는 솔더 마스크의 직경이 D2이고, 비아 패드의 직경이 D1이고, PCB 기판의 두께가 T이고, 기판 기판의 유전율이 ε인 것을 알면, 비아의 기생 커패시턴스는 대략 다음과 같습니다. C=1.41εTD1/(D2-D1)

회로에 대한 비아 홀의 기생 커패시턴스의 주요 효과는 신호의 상승 시간을 연장하고 회로의 속도를 줄이는 것입니다. 예를 들어 두께가 50Mil인 PCB 기판의 경우 비아 패드의 직경이 20Mil(홀의 직경은 10Mils)이고 솔더 마스크의 직경이 40Mil이면 대략적인 크기를 알 수 있습니다. 위의 공식을 사용하여 기생 커패시턴스는 대략 다음과 같습니다.

C=1.41x4.4x0.050x0.020/(0.040-0.020)=0.31pF

커패시턴스의 이 부분으로 인한 상승 시간 변화는 대략 다음과 같습니다.

T10-90=2.2C(Z0/2)=2.2x0.31x(50/2)=17.05ps

이러한 값에서 알 수 있듯이 단일 비아의 기생 커패시턴스로 인한 상승 지연의 영향은 그다지 명확하지 않지만 비아가 트레이스에서 레이어 간 전환을 위해 여러 번 사용되는 경우 여러 비아가 사용됩니다. 디자인을 신중하게 고려해야 합니다. 실제 설계에서는 비아 홀과 구리 영역(Anti-pad) 사이의 거리를 늘리거나 패드의 직경을 줄임으로써 기생 커패시턴스를 줄일 수 있습니다.

기생 커패시턴스는 기생 인덕턴스뿐만 아니라 비아에도 존재합니다. 고속 디지털 회로 설계에서 비아의 기생 인덕턴스로 인한 피해는 기생 커패시턴스의 영향보다 더 큰 경우가 많습니다. 그것의 기생 직렬 인덕턴스는 바이패스 커패시터의 기여를 약화시키고 전체 전력 시스템의 필터링 효과를 약화시킵니다. 다음 실험식을 사용하여 비아의 기생 인덕턴스를 간단히 계산할 수 있습니다.

L=5.08h[ln(4h/d)+1]

여기서 L은 비아의 인덕턴스, h는 비아의 길이, d는 중심 구멍의 직경입니다. 비아의 직경은 인덕턴스에 미치는 영향이 작고, 비아의 길이는 인덕턴스에 가장 큰 영향을 미친다는 공식을 알 수 있습니다. 위의 예를 계속 사용하여 비아의 인덕턴스는 다음과 같이 계산할 수 있습니다.

L=5.08x0.050[ln(4x0.050/0.010)+1]=1.015nH

신호의 상승 시간이 1ns인 경우 등가 임피던스는 XL=πL/T10-90=3.19Ω입니다. 이러한 임피던스는 고주파 전류가 흐를 때 더 이상 무시할 수 없습니다. 바이패스 커패시터는 전원층과 접지층을 연결할 때 2개의 비아를 통과해야 하므로 비아의 기생 인덕턴스가 2배가 된다는 사실에 특별한 주의를 기울여야 합니다.

셋째, 비아 사용법

위의 비아 기생 특성 분석을 통해 고속 PCB 설계에서 겉보기에는 단순한 비아가 종종 회로 설계에 큰 부정적인 영향을 미친다는 것을 알 수 있습니다. 비아의 기생 효과로 인한 역효과를 줄이기 위해 설계에서 다음을 수행할 수 있습니다.

1. 비용과 신호 품질을 모두 고려하여 크기를 통해 합리적인 크기를 선택하십시오. 필요한 경우 다른 크기의 비아 사용을 고려할 수 있습니다. 예를 들어 전원 또는 접지 비아의 경우 임피던스를 줄이기 위해 더 큰 크기를 사용하는 것을 고려할 수 있고 신호 트레이스의 경우 더 작은 비아를 사용할 수 있습니다. 물론 비아의 크기가 작아질수록 그에 상응하는 비용이 증가한다.

2. 위에서 논의한 두 공식은 더 얇은 PCB를 사용하는 것이 비아의 두 기생 매개변수를 줄이는 데 유리하다는 결론을 내릴 수 있습니다.

3. PCB 보드의 신호 트레이스 레이어를 변경하지 마십시오. 즉, 불필요한 비아를 사용하지 마십시오.

4. 전원 공급 장치의 핀과 접지는 근처에 드릴로 뚫어야 하며 비아와 핀 사이의 리드는 가능한 한 짧아야 합니다. 등가 인덕턴스를 줄이기 위해 여러 비아를 병렬로 재생하는 것을 고려하십시오.

5. 신호에 가장 가까운 리턴을 제공하기 위해 신호 레이어의 비아 근처에 접지된 비아를 배치합니다. PCB에 일부 중복 접지 비아를 배치할 수도 있습니다.

6. 고밀도의 고속 PCB 기판의 경우 마이크로 비아 사용을 고려할 수 있습니다.