PCB기술 - 고속 PCB회로판 설계에서 비아의 부정적인 영향을 피하는 방법

1. 비아홀의 기본 개념

을 통해 는 다층 PCB의 가장 중요한 부분 중 하나입니다. 드릴링 비용은 일반적으로 PCB 생산 비용의 30~40%를 차지합니다. 간단히 말해서 PCB의 모든 구멍을 비아라고 부를 수 있습니다. 기능면에서 비아는 두 가지 유형으로 나눌 수 있습니다. 하나는 레이어 간의 전기적 연결에 사용됩니다. 다른 하나는 장치를 고정하거나 배치하기 위한 것입니다. 프로세스 측면에서 이러한 비아는 일반적으로 블라인드 비아, 매립 비아 및 스루 비아의 세 가지 범주로 나뉩니다. 블라인드 홀은 인쇄회로기판의 상면과 하면에 위치하며 일정한 깊이를 가지고 있습니다. 표면회로와 하부 내부회로를 연결하는데 사용합니다. 구멍의 깊이는 일반적으로 특정 비율(조리개) 이하입니다. 매설 구멍은 인쇄 회로 기판의 내부 층에 있는 연결 구멍을 말하며, 회로 기판의 표면까지 확장되지 않습니다. 위의 두 가지 유형의 구멍은 PCB의 내부 레이어에 있습니다. 라미네이션 전에 스루홀 몰딩 공정을 이용하여 공정을 완료하며, 비아 형성 공정에서 여러 개의 내부 층이 겹칠 수 있습니다.

세 번째 유형은 전체 회로 기판을 통과하는 관통 구멍이라고 하며 내부 상호 연결 또는 구성 요소의 설치 위치 지정 구멍으로 사용할 수 있습니다. 쓰루 홀은 실현하기 쉽고 비용이 저렴하기 때문에 대부분의 인쇄 회로 기판에서 다른 두 개 대신 사용합니다. 특별한 지시 없이 아래에 언급된 비아는 스루홀로 간주됩니다.

설계 관점에서 관통 구멍은 주로 두 부분으로 구성됩니다. 하나는 중간 드릴 구멍이고 다른 하나는 드릴 구멍 주변의 패드 영역입니다. 이 두 부분의 크기가 비아의 크기를 결정합니다. 분명히 고속, 고밀도 PCB 설계에서 설계자는 항상 비아가 작을수록 더 좋기 때문에 기판에 더 많은 배선 공간이 있을 수 있기를 바랍니다. 또한 비아가 작을수록 자체 기생 커패시턴스가 작아서 고속 회로에 더 적합합니다. 그러나 구멍 크기의 감소는 비용 증가를 가져오고 관통 구멍의 크기는 제한 없이 줄일 수 없습니다. 그것은 드릴링 및 도금 기술에 의해 제한됩니다. 구멍이 작을수록 드릴링 시간이 길어지고 중심 위치에서 벗어나기가 더 쉽습니다. 또한, 홀의 깊이가 홀 직경의 6배 이상인 경우 홀 벽에 균일한 구리 도금을 보장할 수 없습니다. 예를 들어, 일반 6층 PCB의 두께(스루홀 깊이)가 50mil인 경우 정상적인 조건에서 PCB 제조업체에서 제공하는 드릴링 구멍의 직경은 8mil에 불과합니다. 레이저 드릴링 기술의 발전으로 드릴링 구멍의 크기도 점점 작아질 수 있습니다. 일반적으로 직경이 6mils 이하인 관통 구멍을 미세 기공이라고 합니다. 미세 기공은 HDI(고밀도 상호 연결 구조) 설계에 자주 사용됩니다. 미세 다공성 기술을 통해 비아가 패드에 직접 펀칭될 수 있으므로 회로 성능이 크게 향상되고 배선 공간이 절약됩니다.

비아는 신호 반사를 유발할 수 있는 전송 라인의 불연속 임피던스 중단점입니다. 일반적으로 비아의 등가 임피던스는 전송선보다 약 12% 낮습니다. 예를 들어, 50옴 전송 라인의 임피던스는 비아를 통과할 때 6옴만큼 감소합니다(비아의 크기 및 판 두께와 관련이 있지만 감소는 아님). 그러나 비아의 임피던스 불연속으로 인한 반사는 실제로 매우 작고 그 반사계수는 (44-50) / (44 + 50) = 0.06에 불과하며 비아로 인한 문제는 주로 기생 커패시턴스와 인덕턴스.

2.비아의 기생 커패시턴스 및 인덕턴스

비아의 솔더 마스크 영역의 직경이 D2이고, 비아 패드의 직경이 D1이고, PCB의 두께가 t이고, 기판의 유전 상수가 ε이면 비아의 기생 커패시턴스는 대략 C = 1.41 ε TD1/( d2-d1)

회로에 대한 비아의 기생 커패시턴스의 주요 영향은 신호의 상승 시간을 연장하고 회로의 속도를 줄이는 것입니다. 예를 들어, 두께가 50mil인 PCB의 경우 비아 패드 직경이 20MIL(드릴링 직경은 10mils)이고 솔더 마스크 직경이 40mil이면 위의 공식으로 비아의 기생 커패시턴스를 대략적으로 계산할 수 있습니다. C = 1.41x4.4x0.050x0.020 / (0.040-0.020) = 0.31pf. 이 커패시턴스로 인한 상승 시간 변동은 다음과 같습니다. t10-90 = 2.2c(Z0/2) = 2.2x0.31x(50/2) = 17.05ps

이러한 값으로부터 단일 비아의 기생 커패시턴스의 영향은 명확하지 않지만, 비아가 배선에서 레이어 스위칭을 위해 반복적으로 사용되는 경우 다중 비아가 사용된다는 것을 알 수 있습니다. 설계. 실제 설계에서는 비아와 구리층(안티 패드) 사이의 거리를 늘리거나 패드의 직경을 줄임으로써 기생 커패시턴스를 줄일 수 있습니다.

고속 디지털 회로 설계에서 비아의 기생 인덕턴스로 인한 피해는 기생 커패시턴스의 피해보다 큰 경우가 많습니다. 그것의 기생 직렬 인덕턴스는 바이패스 커패시턴스와 전체 전력 시스템의 필터링 효율의 기여를 약화시킵니다. 다음 실험식을 사용하여 비아의 기생 인덕턴스를 간단히 계산할 수 있습니다. l = 5.08h [ln (4h / D) + 1], 여기서 l은 비아의 인덕턴스, h는 비아의 길이, D는 중앙 구멍의 지름입니다. 비아의 직경은 인덕턴스에 거의 영향을 미치지 않는 반면 비아 홀의 길이는 인덕턴스에 영향을 미친다는 공식을 알 수 있습니다. 위의 예를 계속 사용하여 비아 인덕턴스를 다음과 같이 계산할 수 있습니다. l = 5.08x0.050 [ln (4x0.050 / 0.010) + 1] = 1.015nh. 신호의 상승 시간이 1ns인 경우 등가 임피던스는 XL = π L / t10-90 = 3.19Ω입니다. 고주파 전류가 흐를 때 이 임피던스를 무시할 수 없습니다. 바이패스 커패시턴스는 전원 레이어와 계층을 연결할 때 2개의 비아를 통과해야 하므로 비아의 기생 인덕턴스가 두 배가 된다는 점에 유의해야 합니다.

3.비아 사용법

위의 비아 기생 특성 분석을 통해 고속 PCB 설계에서 겉보기에 단순한 비아가 종종 회로 설계에 큰 부정적인 영향을 미친다는 것을 알 수 있습니다.비아의 기생 효과로 인한 부작용을 줄이기 위해 설계에서 다음을 수행하기 위해 최선을 다할 수 있습니다.

비용과 신호 품질의 두 가지 측면에서 합리적인 크기의 via 크기를 선택합니다. 필요한 경우 다양한 크기의 비아를 고려할 수 있습니다.예를 들어 전원 공급 장치 또는 접지선의 비아의 경우 임피던스를 줄이기 위해 더 큰 크기를 사용할 수 있고 신호 배선에는 더 작은 비아를 사용할 수 있습니다.물론 비아 사이즈가 작아지면 그에 상응하는 비용도 증가하게 된다.

위에서 논의한 두 가지 공식에서 더 얇은 PCB를 사용하는 것이 비아의 두 가지 기생 매개변수를 줄이는 데 유리하다는 결론을 내릴 수 있습니다.

PCB 보드의 신호 배선 레이어를 변경하지 마십시오.즉,불필요한 via를 사용하지 마십시오.

전원 핀과 접지 핀은 근처에 드릴로 뚫어야 하며,비아와 핀 사이의 리드는 짧을수록 좋습니다.등가 인덕턴스를 줄이기 위해 병렬로 여러 비아를 고려할 수 있습니다.

신호에 대한 폐쇄 루프를 제공하기 위해 신호 레이어 변경의 비아 근처에 접지된 비아를 배치합니다.일부 중복 접지 비아는 PCB 보드에 배치할 수도 있습니다.

고밀도의 고속 PCB의 경우 마이크로 비아를 고려할 수 있습니다.